目前对存储技术的要求越来越高，提高存储密度和读写速度、降低功耗已经成为信息技术中研究最为活跃的领域之一．但随着半导体工艺特征尺寸的不断缩小，传统的基于CMOS工艺的芯片小型化后漏电流增大的问题在功耗方面遭遇了性能瓶颈．为此最有效的方法之一是设计非易失性芯片，以此来消除漏电电流及静态功耗，同时可以将非易失性器件直接集成到CMOS逻辑电路上，减小互连延迟，提高芯片的工作速度．近年来自旋转移矩磁随机存储器(spin transfer torque-magnetic random access memory，STT-MRAM)因具有非易失性、高速度、高集成度、低功耗及与CMOS 工艺兼容等优良性能，已成为最具潜力的新型非易失性存储器之一[1-2]．自旋转移矩磁隧道结(spin transfer torque-magnetic tunnel junction，STT-MTJ)作为STT-MRAM的核心存储单元，在存储数据过程中需要较大的写入电流和足够长的写入时间来实现其阻态切换，因此写入功耗在STT-MRAM整体功耗中占比较大[3-4]，文献[5-9]提出了许多解决方案来降低功耗，比如自终止写入电路等．但仍存在着磁隧道结的写入延迟时间过长，以及码间串扰造成可靠性降低等问题．这里使用Verilog-A语言对磁隧道结器件进行建模，采用Cadence软件对所建模型进行了仿真，将仿真所得的R-I曲线和Hayakawa等[10]的实验数据进行了对比，验证了所建模型的准确性．然后基于已建立的磁隧道结模型设计了STT-MRAM的读写电路以降低写入延迟时间，并提高读取数据的可靠性．最后设计实现1 Kb的STT-MRAM的非易性存储．1 STT-MTJ建模及仿真验证1.1　STT-MTJ建模磁隧道结是MRAM的核心单元，要完成STT-MRAM电路的仿真验证必须要有磁隧道结的行为模型，而模型的准确性影响了电路设计的准确性．利用Verilog-A硬件描述语言对垂直磁各向异性磁隧道结行为模型进行建模，其中垂直磁各向异性磁隧道结不存在形状各向异性，即热稳定性系数和磁隧道结的形状无关，因此建立的磁隧道结模型为圆柱形．磁隧道结的模型中使用的其他物理参数基本为一般的物理经验常数[11]．1.2　STT-MTJ模型仿真验证电路设计STT-MRAM常用的基本存储单元是由一个字线选择晶体管和一个磁隧道结(1T1MTJ)组成，因此采用的STT-MTJ模型仿真电路如图1所示，Vmtj为MTJ提供输入脉冲，正负与要存入MTJ的数据有关，Γstate端口的值取决于MTJ的状态．图1(b)为10.13245/j.hust.239288.F001图1基本存储单元1TMTJ模型仿真验真电路MTJ模型的等效电路图，其中Rmtj_real为通入电压后MTJ的实际阻值，R0为MTJ模型给定的初始平行态阻值．当MTJ处于平行态(低阻态)时，MTJ的实际阻值Rmtj_real与R0相同，因此Vmtj_real与V0相同，通过比较器比较后，Γstate端口输出为0；当MTJ处于反平行态(高阻态)，Rmtj_real大于R0时，Γstate端口的输出为1．1.3　STT-MTJ模型仿真结果分析1.3.1　直流仿真结果对建立的MTJ模型施加从-250 μA到250 μA的电流，得到MTJ模型的R-I曲线如图2所示，若MTJ的初始状态为低阻态，当施加的正向电压达到约为160 μA时，MTJ发生状态翻转，变为高阻态；若MTJ的初始状态为高阻态，当施加的反向电压达到约为-105 μA时，MTJ的状态发生翻转，变为低阻态．将仿真结果与Hayakawa等[10]在实验中测量基于CoFeB/MgO/CoFeB结构的MTJ的R-I曲线数据对比可以发现，建立的基于垂直磁各向异性磁隧道结的静态行为模型的R-I曲线与实测R-I曲线具有较好的一致性．由图2还可见：建立的磁隧道结模型验证了实验测量结果中两种状态之间存在的较强的开关不对称性．10.13245/j.hust.239288.F002图2磁隧道结的直流仿真结果1.3.2　磁隧道结模型的瞬态仿真图3给出直径为40 nm、自由层厚度为1.3 nm的磁隧道结模型的瞬态仿真结果，输入电压的幅值为0.5 V，该电压大于磁隧道结的开关电压．若磁隧道结的初始状态为低阻态，即Γstate=0，施加正向电压，则仿真结果如图3(a)所示，经过约6.5 ns的开关时间后，磁隧道结变为高阻态，Γstate=1；若磁隧道结的初始状态为高阻态，即Γstate=1，施加反向电压，则仿真结果如图3(b)所示，经过约3 ns的开关时间后，磁隧道结变为低阻态，Γstate=0．可见建立的MTJ模型很好地描述了实验测量结果中磁隧道结能在双向驱动电压(电流)的作用下状态来回切10.13245/j.hust.239288.F003图3瞬态仿真结果换的性能．2 1Kb STT-MRAM电路设计2.1　STT-MRAM读写电路设计2.1.1　写入电路设计为了解决因磁隧道结器件写入机理造成的写“1”时间过大的问题，通过增大写“1”时的写入电流来对传统写入电路进行改进．如图4所示，采用增加晶体管的数量的方法来增大写“1”时写入支路的电流，在传统写入电路[3]的基础上增加了MN4和MP4两个晶体管，从而使从平行态向反平行态翻转时的写入电流增大，达到缩小翻转延迟时间的目的．同时，传统写入电路因1T1MTJ结构的存储单元中的NMOS管(MN3)两端存在较大的压降，电流增加相对较小，为了克服这一限制，在存储单元结构中添加一个PMOS管(MP3)，来减小传统写入电路中单独一个NMOS管引起的压降．10.13245/j.hust.239288.F004图4STT-MRAM写入电路结构当执行写入操作时，Wen信号为高电平，与磁隧道结相连的MP3和MN3晶体管都处于导通状态．若写入的数据为0，MP1管和MN2管导通，为磁隧道结提供一个从自由层流向参考层的电流；若写入数据为1，MN1与MP2及MN4与MP4导通，为磁隧道结提供一个从参考层流向自由层的电流．在读取操作期间，只有MP3管导通，为读取过程提供一个较小的读取电流，降低读取操作对写入操作的干扰．2.1.2　读取电路设计采用的读取电路是一种改进后的三稳态读取电路，如图5所示，是在传统三稳态读取电路[12]的基础上增加了MP8和MP9两个PMOS晶体管，用来控制比较电路的开关．当存储器不工作，或工作在写入状态时，MP8和MP9截止，比较电路处于关闭状态，降低了电路的功耗，电路性能得到提高．10.13245/j.hust.239288.F005图5STT-MRAM读取电路结构与传统读取电路相比，该电路有两个与数据单元结构相同的参考单元，其中一个参考单元的磁隧道结处于高阻态，另一个参考单元的磁隧道结处于低阻态，当进行读取操作时，两个参考单元同时与同一数据单元进行比较，会获得两个参考电压Vref-P和Vref-AP；另外在传统读取电路的基础上增加了两个差分比较电路C-I与C-II，用于对Vref-AP与Vdata或Vref-P与Vdata进行比较，其中MP4(MP6)和MN11(MN13)晶体管要比MP5(MP7)和MN10(MN12)晶体管的宽长比值大，以确保当输入信号Vdata=(Vref-P+Vref-AP)/2时，比较电路输出结果会发生改变．2.1.3　STT-MRAM整体读写电路设计在写入电路和读取电路的研究设计的基础上，STT-MRAM的存储单元读写电路结构如图6所示．该电路中的写入部分采用改进后的写入电路结构，能降低磁隧道结从平行态到反平行态的翻转延迟时间，提高存储器的工作速度；读取电路部分采用改进后的三稳态结构，用于提高存储器的可靠性．10.13245/j.hust.239288.F006图6STT-MRAM存储单元读写电路结构整体读写电路的写入和读取操作由写使能信号Wen和读使能信号Ren共同控制．当执行写入操作时，写使能信号Wen为高电平，写入支路导通，通过Vload控制写入电流的大小，由输入信号OInput控制传输门SW4，SW5和SW6为数据单元磁隧道结提供双向电流进行数据写入．此时读使能信号Ren为低电平，所以没有电压流向比较电路，进行数据读取操作时也不会对写入状态造成干扰．当执行读取操作时，读使能信号Ren变为高电平，读取支路导通，Wen-ref与Wen信号为高电平，为参考单元与数据单元提供读取电流，该电流的大小同样由Vload控制，然后产生比较电压Vref-AP，Vref-P和Vdata，3个电压输入比较电路进行比较得到最终的输出结果，完成数据读取操作．由图6可见：该电路的读取支路与写入支路被Ren信号隔离，避免了电路在进行读写操作时的相互干扰，提高了存储器的可靠性．2.2　STT-MRAM存储阵列设计1 Kb存储阵列采用64×16的形式，先设计了64字的小存储块作为一个存储基本单元，再由16个存储块构成最终的1 Kb的磁随机存储器存储单元，如图7所示．其中对于每个存储块的64个存储元算作一行，16个存储块可以构成阵列的16行，每一行的64个存储单元构成列．当存储器进行数据存取操作时，利用BLi和WLi信号共同作用对其中的某一个或多个存储单元进行读写操作，因此须读写电路能有效地对存储阵列中的某一单元进行选择．10.13245/j.hust.239288.F007图71Kb STT-MRAM存储阵列结构(64×16)2.3　STT-MRAM完整电路设计设计的存储器包含读写电路模块，存储阵列模块和地址行列译码器模块，综合设计如图8所示，其中读写电路模块包含读写控制和输入输出电路，有读写控制信号Wen和Ren，以及数据输入输出信号 OInput和OOutput．存储器可以通过译码器输入地址信号进行地址选中某个存储单元，通过控制信号进行存储单元写入或读取操作．10.13245/j.hust.239288.F008图8存储器整体电路结构3 STT-MRAM仿真结果分析a．写入电路仿真结果图9为写入电路改进前后的瞬态仿真结果，图中Γstate1和Γstate2分别表示统写入电路和改进后电路中磁隧道结的状态翻转曲线．可以看出：改进后的电路写“1”的时间由原来的17 ns减小到了6 ns，基本和写“0”的时间相同．这表明改进后的电路消除了磁隧道结单元固有的转矩不对称性和1T1MTJ结构中晶体管引起的不对称性，减小了写入数据1时的开关延迟时间，提高了写入电路的工作速度．10.13245/j.hust.239288.F009图9写入电路瞬态仿真结果b．单个存储单元仿真结果图10为读写综合电路的瞬态仿真结果．由图10可见：Wen信号为高电平时执行读写操作．当写入数据OInput为1时，数据单元的磁隧道结的状态Γstate由平行态翻转为反平行态，完成数据写入操作；Ren信号变为高电平，比较电路开启，读取支路产生3个比较电压输入差分比较电路，此时Vdata接近于Vref-AP，比较电路进行比较后经过灵敏放大器输出为比较结果为高电平，即输出数据OOutput为1．当写入数据为0时，数据单元磁隧道结的状态Γstate由反平行态翻转为平行态完成写入，读取时，产生的电压Vdata接近于Vref-P，输入比较电路比较后，输出为低电平，即输出数据OOutput为0．10.13245/j.hust.239288.F010图10STT-MRAM存储单元读写电路瞬态仿真结果c．列选仿真结果为了验证上述STT-MRAM读写电路的列选有效性，选择两列(L1和L2)存储单元进行仿真验证，见图11．在前220 ns内，第一列(L1)导通，该列磁隧道结状态(Γstate-L1)在Wen信号为高电平时，随输入信号OInput的变化而变化，即如图中OInput波形与Γstate-L1波形所示．在220 ns以后，第一列关闭，第二列(L2)导通，L2列中磁隧道结状态(Γstate-L2)会随输入信号OInput的变化而变化，即如图中OInput波形与Γstate-L2波形所示．输出的OOutput为列选后的存取的数据，在仿真时间段内，分别随着两列磁隧道结状态变化．存储阵列由多行和多列组成，列选实验证明可通过MOS开关进行存储元选中并进行读写操作．10.13245/j.hust.239288.F011图11列选仿真结果d．综合仿真结果综合仿真验证选取行地址为1 000，选取列地址为000010．仿真结果如图12所示，OInput信号写入选中存储元后随即读出，即OOutput信号是读写信号同时控制，边读边写产生的结果．仿真结果表明：所设计的STT-MRAM能实现数据的存取过程，验证了本文方法的正确性和有效性．后续将基于CMOS兼容的STT-MRAM工艺平台(如TSMC的嵌入式STT-MRAM ULL 22 nm CMOS工艺)，展开MTJ器件的模型参数修调及电路优化设计，并最终流片测试STT-MRAM存储器芯片功能及性能参数(如读写功率及功耗等)．10.13245/j.hust.239288.F012图12综合仿真结果设计的1Kb STT-MRAM存储器中，在写入电路设计上，针对在写入数据1时开关延迟时间过大的问题，对传统写入电路进行了改进．改进后的电路通过增加MOS管来增大反向写入时的电流，从而减小开关延迟时间，仿真结果表明：该电路写1的时间由原来的17 ns降低为6 ns，有效提高了STT-MRAM的工作效率．在读取电路设计上，针对传统读取电路存在的读取可靠性问题，采用了改进的三稳态结构对读取电路，以达到提高读取数据的准确性与可靠性的目的．最后对整体读写电路进行仿真验证，结果表明该电路能有效选取任意存储单元进行数据存取操作．以上结果为高可靠STT-MRAM 芯片的研究提供了理论依据．